PLL structure

锁相环（PLL, Phase-Locked Loop）包括 三个关键器件： 鉴相器（PD, phase detector）、环路滤波器（loop filter）和压控振荡器（voltage-controlled oscillator）。鉴相器把周期性输入信号的相位与压控振荡器信号的相位进行比较;PD的输出信号是这两个输入信号之间的相位误差的度量。之后该误差e(t)由环路滤波器进行滤波，而环路滤波器的输出被用作控制电压送入VCO。控制电压通过VCO改变其输出的振荡频率，以减小输入信号与VCO 输出之间的相位误差。

当环路被锁定时，控制电压把VCO的输出频率的平均值调整到与输入信号频率的平均值完全一样。锁相并非意味着零相位误差，只能说PLL的锁定状态后的输出信号与参考信号同频，基本同相（如果完全同频同相，零相位误差的话，VCO的控制电压为0，则会输出由电路自身决定的自由振荡频率，如果VCO控制灵敏度极高，则只需要很小的相位误差即可维持频率锁定，可理解是基本同相）。

PLL Classifications

LPLL（APLL）：如果一个线性元器件（如四象限乘法器）用作鉴相器，并且环路滤波器与VCO也为模拟元件，则称为模拟或线性PLL。

DPLL：使用数字鉴相器（EXOR栅极或J-K触发器）并且其他元器件保持不变，称为数字滤波器

ADPLL：如果PLL完全用数字模块构建，不带任何无源器件或线性元件，称为全数字PLL

SPLL： 由软件执行并在DSP上运行的称为软件PLL

3.PD-Phase Detector